因PCB高速問題而產(chǎn)生的信號過沖、下沖、反射、振鈴、串?dāng)_等，系統(tǒng)正常時序受嚴(yán)重影響，系統(tǒng)時序余量的減少迫使人們關(guān)注影響數(shù)字波形時序和質(zhì)量的各種現(xiàn)象。由于速度的提高使時序變得更苛刻，無論對系統(tǒng)原理多么熟悉，任何忽略和簡化都可能給系統(tǒng)帶來不良影響。在PCB高速設(shè)計中時序問題是至關(guān)重要的，本文將著重討論高速設(shè)計中時序分析及仿真策略。
公共時鐘同步的時序分析及仿真
在高速數(shù)字電路中，數(shù)據(jù)的傳輸一般都通過時鐘對數(shù)據(jù)信號進(jìn)行有序的收發(fā)控制。芯片只能按規(guī)定的時序發(fā)送和接收數(shù)據(jù)，過長的信號延遲或信號延時匹配不當(dāng)都可能導(dǎo)致信號時序的違背和功能混亂。在低速系統(tǒng)中，互連延遲和振鈴等現(xiàn)象都可忽略不計，因為在這種低速系統(tǒng)中信號有足夠的時間達(dá)到穩(wěn)定狀態(tài)。但在高速系統(tǒng)中，邊沿速率加快、系統(tǒng)時鐘速率上升，信號在器件之間的傳輸時間以及同步準(zhǔn)備時間都縮短，傳輸線上的等效電容、電感也會對信號的數(shù)字轉(zhuǎn)換產(chǎn)生延遲和畸變，再加上信號延時不匹配等因素，都會影響芯片的建立和保持時間，導(dǎo)致芯片無法正確收發(fā)數(shù)據(jù)、系統(tǒng)無法正常工作。
所謂公共時鐘同步，是指在數(shù)據(jù)的傳輸過程中，總線上的驅(qū)動端和接收端共享同一個時鐘源，在同一個時鐘緩沖器(CLOCK BUFFER)發(fā)出同相時鐘的作用下，完成數(shù)據(jù)的發(fā)送和接收。圖1所示為一個典型的公共時鐘同步數(shù)據(jù)收發(fā)工作示意圖。圖1中，晶振CRYSTAL產(chǎn)生輸出信號CLK_IN到達(dá)時鐘分配器CLOCK BUFFER，經(jīng)CLOCK BUFFER分配緩沖后發(fā)出兩路同相時鐘，一路是CLKB，用于DRIVER的數(shù)據(jù)輸出；另一路是CLKA，用于采樣鎖存由DRIVER發(fā)往RECEIVER的數(shù)據(jù)。時鐘CLKB經(jīng)Tflt_CLKB一段飛行時間(FLIGHT TIME)后到達(dá)DRIVER，DRIVER內(nèi)部數(shù)據(jù)由CLKB鎖存經(jīng)過TCO_DATA時間后出現(xiàn)在DRIVER的輸出端口上，輸出的數(shù)據(jù)然后再經(jīng)過一段飛行時間Tflt_DATA到達(dá)RECEIVER的輸入端口；在RECEIVER的輸入端口上，利用CLOCK BUFFER產(chǎn)生的另一個時鐘CLKA(經(jīng)過的延時就是CLKA時鐘飛行時間，即Tflt_CLKA)采樣鎖存這批來自DRIVER的數(shù)據(jù)，從而完成COMMON CLOCK一個時鐘周期的數(shù)據(jù)傳送過程。
以上過程表明，到達(dá)RECEIVER的數(shù)據(jù)是利用時鐘下一個周期的上升沿采樣的，據(jù)此可得到數(shù)據(jù)傳送所應(yīng)滿足的兩個必要條件：①RECEIVER輸入端的數(shù)據(jù)一般都有所要求的建立時間Tsetup，它表示數(shù)據(jù)有效必須先于時鐘有效的最小時間值，數(shù)據(jù)信號到達(dá)輸入端的時間應(yīng)該足夠早于時鐘信號，由此可得出建立時間所滿足的不等式；②為了成功地將數(shù)據(jù)鎖存到器件內(nèi)部，數(shù)據(jù)信號必須在接收芯片的輸入端保持足夠長時間有效以確保信號正確無誤地被時鐘采樣鎖存，這段時間稱為保持時間，CLKA的延時必須小于數(shù)據(jù)的無效時間(INVALID)，由此可得出保持時間所滿足的不等式。
